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为了实现电影中经常看到的人工智能系统和自动驾驶系统，在日常生活中，作为计算机大脑的处理器必须能够处理更多的数据。然而，作为计算机处理器的重要组成部分的基于硅的逻辑器件具有随着小型化和集成化的进步处理成本和功耗增加的局限性。为了克服这些限制，正在对基于原子层级非常薄的二维半导体的电子和逻辑器件进行研究。然而，与传统的硅基半导体器件相比，通过掺杂在二维半导体中控制电学特性更加困难。因此，用二维半导体实现各种逻辑器件在技术上是困难的。但是最近似乎有很多团队在2D半导体上取得了新突破。韩国团队的2D半导体新突破
韩国科学技术研究院（KIST；院长：Seok-jin Yoon）宣布，由光电材料与器件中心的 Do Kyung Hwang 博士和物理系的 Kimoon Lee 教授领导的联合研究小组在国立群山大学（校长：Jang-ho Lee）通过开发新型超薄电极材料（Cl-SnSe2），成功实现了基于二维半导体的电子和逻辑器件，其电气性能可以自由控制。联合研究小组能够使用二维电极材料 Cl 掺杂的二硒化锡 (Cl-SnSe2) 选择性地控制半导体电子器件的电气特性。很难用传统的二维半导体器件实现互补逻辑电路，因为由Fermi-level pinning现象，它们仅表现出 N 型或 P 型器件的特性。相比之下，如果使用联合研究团队开发的电极材料，则可以通过最大限度地减少与半导体界面的缺陷来自由控制 N 型和 P 型器件的特性。换言之，单个器件同时执行 N 型和 P 型器件的功能。因此，无需分别制造N型和P型器件。通过使用该器件，联合研究团队成功实现了一种高性能、低功耗、互补的逻辑电路，可以执行 NOR 和 NAND 等不同的逻辑运算。黄博士说：“这一发展将有助于加速人工智能系统等下一代系统技术的商业化，这些技术由于传统硅的小型化和高集成度所带来的技术限制而难以在实际应用中使用。半导体器件。” 他还预计“开发的二维电极材料非常薄；因此，它们表现出高透光率和柔韧性。因此，它们可用于下一代柔性透明半导体器件。”国内大学参与的2D半导体项目进展
日前，一支由南洋理工大学、北京大学、清华大学和北京量子信息科学研究院的研究人员最近展示了利用范德华力成功地将单晶滴定锶（strontium titrate：一种高 κ 钙钛矿氧化物（perovskite oxide））与二维半导体集成。他们的论文发表在Nature Electronics上，可以为开发新型晶体管和电子元件开辟新的可能性。“我们的工作主要受到2016 年发表在Nature Materials上的一篇论文的启发，”进行这项研究的两名研究人员 Wang Xiao Renshaw 和 Allen Jian Yang 告诉 TechXplore。“本文介绍了一种独立的单晶钙钛矿薄膜的智能方法，这种薄膜通常被视为易碎的陶瓷，但具有丰富的功能。这种方法提供了将这些材料转移到任意基板上并将它们与各种材料集成的机会。”作为最有前途的钙钛矿氧化物（perovskite oxides）之一，SrTiO 3表现出极高的介电常数。然而，已发现将钙钛矿氧化物与具有不同原子结构的材料结合起来几乎是不可能的。“传统上，单晶钙钛矿氧化物和二维层状半导体之间的晶格失配阻碍了高质量氧化物覆盖层的外延生长，”Renshaw 和 Yang 解释说。“此外，涉及高温和氧气气氛的单晶钙钛矿氧化物的生长条件不利于二维层状半导体。然而，在我们的范德华集成过程中，钙钛矿氧化物是在晶格匹配的氧化物上生长的衬底，然后在室温下转移到二维层状半导体上。”Renshaw Wang、Yang 和他们的同事之前进行了几项研究，重点关注生长氧化物和 2D 电子器件的技术。基于他们在之前工作中取得的成果，他们开始尝试将高 κ 钙钛矿氧化物和 2D 层状半导体结合起来，以制造高性能晶体管。为了实现这一目标，研究人员在水溶性牺牲层上生长了高 κ 钙钛矿氧化物。随后，他们从该层中取出钙钛矿氧化物，并使用弹性体载体（即聚二甲基硅氧烷或 PDMS）将其转移到两种类型的二维半导体上。他们特别使用了二硫化钼和二硒化钨，这两种不同的二维半导体使他们能够分别制造 n 型和 p 型晶体管。Renshaw Wang 和 Yang 在一系列测试中评估了他们制造的晶体管，发现它们取得了显着的成果。具体而言，二硫化钼晶体管在1 V 的电源电压和 66 mV dec-1 的最小亚阈值摆幅下表现出 10 8的开/关电流比。“我们成功地绕过了高 κ 钙钛矿氧化物和二维半导体集成的限制，我们的方法可以实现几乎无限的材料组合，”Renshaw Wang 和 Yang 说。“此外，我们发现转移的高 k钙钛矿氧化物和 MoS 2之间的界面质量很高，因为它使我们能够制造具有突然亚阈值斜率的场效应晶体管。”作为他们最近研究的一部分，研究人员表明，他们创造的晶体管可用于制造高性能和低功耗互补金属氧化物半导体逆变器电路。未来，他们的设备可以大规模制造，用于开发低功耗的逻辑电路和微芯片。“在我们接下来的研究中，我们将尝试进一步提高高 k钙钛矿氧化物的质量，以降低晶体管和逻辑门的电源电压，”Renshaw 和 Yang 补充道。“同时，我们将监测栅极泄漏电流，并在必要时采用缓冲层或双高 k 氧化物来阻止栅极泄漏。”
替代硅，2D半导体越来越近
在寻求保持摩尔定律继续生效的过程中，您可能会想要进一步缩小晶体管，直到最小的部分只有一个原子厚。但不幸的是，这不适用于硅，因为它的半导体特性需要第三维。但是有一类材料可以充当半导体，即使它们是二维的。一些最大的芯片公司和研究机构的新结果表明，一旦达到硅的极限，这些 2D 半导体可能是一条很好的前进道路。 本周在旧金山举行的 IEEE 国际电子设备会议上，英特尔、斯坦福和台积电的研究人员针对制造 2D 晶体管最棘手的障碍之一提出了单独的解决方案：半导体相遇处的电阻尖峰金属触点（sharp spikes of resistance at the places where the semiconductor meets metal contacts）。与此同时，imec 的工程师展示了他们如何为这些新型材料的商业级制造扫清道路，并展示了未来二维晶体管可能有多小。北京和武汉的研究人员也构建了最先进类型的硅器件的二维等效物。“硅已经达到极限，”斯坦福大学电气工程教授Krishna Saraswat说 。“人们声称摩尔定律已经结束，但在我看来情况并非如此。摩尔定律可以通过进入第三维来继续。” 为此，你需要二维半导体或类似的东西，Saraswat说，他与斯坦福大学教授Eric Pop和台积电的H.-S. Philip Wong在 3D 芯片上做研究。由于它们有可能缩小到小尺寸和相对较低的处理温度，二维半导体可以构建在多层中。二维半导体属于一类称为过渡金属二硫属化物的材料。其中，研究得最好的是二硫化钼（molybdenum disulfide）。另一个这样的2D材料是二硫化钨（ tungsten disulfide），它拥有比MoS2更快的速度。但在英特尔的实验中，MoS 2的设备是更优越的。或许二维半导体面临的最大障碍是与它们建立低电阻连接。这个问题被称为“Fermi-level pinning”，这意味着金属触点和半导体的电子能量之间的不匹配会对电流产生高阻势垒。这种肖特基势垒的产生的原因是因为界面附近的电子流入低能量材料，留下一个电荷耗尽的区域来抵抗电流。现在的目标是使该区域变得微不足道，让电子可以毫不费力地穿过它。Saraswat 的学生Aravindh Kumar在 IEDM 上提出了一个解决方案。在之前的研究中，金是与 MoS2 形成晶体管的首选触点。但是沉积金和其他高熔点金属会损坏二硫化钼，使屏障问题变得更糟。因此，Kumar 试验了熔点在数百摄氏度以下的铟和锡。
沉积黄金会破坏二维半导体。但铟和锡不会造成损害。但这些值太低，以至于这些金属会在芯片加工和封装过程的后期熔化，这会使芯片暴露在 300-500 摄氏度的温度下。更糟糕的是，金属在加工过程中会氧化。在试图解决后一个问题的同时，Kumar 修复了前者。答案是将低熔点金属与金合金化。铟或锡首先沉积在 MoS 2 上，保护半导体，然后用金覆盖以远离氧气。该过程产生了具有 270 欧姆-微米电阻的锡金合金和具有 190 欧姆-微米电阻的铟金合金。并且这两种合金都应该在至少 450 摄氏度下保持稳定。台积电和英特尔这两个晶圆制造竞争对手则分别找到了不同的解决方案——锑。台积电企业研究部低维研究经理 Han Wang 解释说，这个想法是通过使用半金属作为触点材料来降低半导体和触点之间的能垒。半金属（Semimetals：例如锑）就像它们位于金属和半导体之间的边界并且具有零带隙的材料。由此产生的肖特基势垒非常低，这就使得台积电和英特尔设备的电阻都很低。台积电此前曾与另一种半金属铋合作。但它的熔点太低。曾与斯坦福大学的 Wong 合作过的 Wang 说，锑更好的热稳定性意味着它将与现有的芯片制造工艺更兼容，从而产生更持久的设备，并在芯片制造工艺的后期提供更大的灵活性。台积电首席科学家。imec探索逻辑项目经理Inge Asselberghs表示，除了制造更好的设备外，imec 的研究人员还对寻找在商用 300 毫米硅晶圆上集成 2D 半导体的途径感兴趣。使用 300 毫米晶圆，imec 探索 2D 设备最终可能会变得多小。研究人员使用二硫化钨作为半导体，形成了双栅极晶体管，其中 WS 2夹在控制电流流过的顶部和底部电极之间。通过使用图案化技巧，他们设法将顶栅缩小到 5 纳米以下。该特定设备的性能并不是特别好，但研究指出了改进它的方法。另外，在本周晚些时候公布的研究中，imec 将展示 300 毫米兼容工艺优化步骤，以通过包括铝酸钆夹层（gadolinium aluminate interlaye）等来改善 MoS 2晶体管特性。
Imec制造了栅极长度小于5纳米的二硫化钨晶体管。虽然像imec这样的双门器件是二维研究的标准，但北京大学和武汉国家强磁场中心（Wuhan National High Magnetic Field Center）的工程师更进一步。今天的硅逻辑晶体管（称为 FinFET）具有一种结构，其中电流流过硅的垂直鳍片，并由覆盖在鳍片三侧上的栅极控制。但是，为了继续缩小设备的尺寸，同时仍然驱动足够的电流通过它们，领先的芯片制造商正在转向纳米片设备。在这些中，半导体带堆叠起来；每个四面都被大门包围。由Yanqing Wu领导的北京研究人员 使用两层 MoS 2模拟了这种结构. 事实证明，该设备不仅仅是其各部分的总和：与其单层设备相比，2D 纳米片的跨导要好于两倍以上，这意味着对于给定的电压，它驱动的电流是两倍多。英特尔模拟了堆叠式二维设备的更极端版本。它的研究人员使用六层 MoS 2和只有 5 纳米的栅极长度，而不是北京设备的两层和 100 纳米。与具有相同垂直高度和 15 纳米栅极长度的模拟硅器件相比，二维器件封装了两个更多的纳米片并且性能更好。尽管电子通过 MoS 2 的速度比通过硅的速度要慢，并且接触电阻要高得多，但所有这一切都是如此。随后，Wu和同事又朝着模仿硅器件制造商的近期计划迈出了一步。根据定义，CMOS 芯片由成对的 N-MOS 和 P-MOS 器件组成。作为将更多设备塞入同一硅片区域的一种方式，芯片制造商希望将这两种类型的设备堆叠在一起，而不是并排排列。英特尔在去年的 IEDM 上展示了这种称为互补 FET (CFET)的硅器件 。Wu 的团队通过用二硒化钨替换堆叠器件中的 MoS 2层之一来尝试相同的方法。然后，通过修改源极和漏极之间的连接，2D CFET 变成了一个反相器电路，其占位面积与单个晶体管基本相同。在二维半导体在大规模制造中获得一席之地之前，显然还有很多工作要做，但随着接触电阻的进展和新实验显示的潜力，研究人员充满希望。参考链接：
https://techxplore.com/news/2022-05-transistors-high-k-perovskite-oxides-2d.html
https://onlinelibrary.wiley.com/doi/10.1002/adma.202109899
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