半导体知识产权 (IP) 市场的成功需要的不仅仅是大量的 RTL。新的进步要求一个完整的设计、实施和验证团队，这限制了在这个市场上竞争的公司数量。

自 1990 年代首次引入该概念以来，构成IP 块的内容发生了重大变化。最初只是按原样交付的一块RTL（寄存器传输级），现在已经发展到包括复杂的功能，通常涉及硬件和软件、模拟和数字、验证套件、综合脚本等等。许多人最初没有意识到的是，这并不是所承诺的“一次设计/随处使用”范式，因为每个“随处”都略有不同。

随着行业通过小芯片迁移到下一个复杂级别，将需要更多模型、可交付成果和抵押品，尤其是当 IP 和小芯片变得更加不透明时。他们几乎肯定会被要求制造这些小芯片并使其可用于评估，这也需要设计某种形式的基板或中介层。

它需要开发人员和集成商之间越来越多的信任。“早期 IP 的行为非常集中，单一的固定功能，”Achronix 技术副总裁 Raymond Nijssen 说。“这相对简单，也相对容易理解。快进到我们现在所在的位置。你得到了这些巨大的可交付成果。趋势是 IP 块继续变得更大、更复杂，也更像黑盒。黑匣子意味着随着事物的增长，你与它的互动仅限于外壳，再加上一点点进入它，但你对那个 IP 内部发生的事情的了解越来越少。这是一个很大的范式转变。我面临的情况是，我对里面的内容了解得越来越少，我必须越来越依赖我的 IP 供应商来验证它。”

过去，有人认为集成商可以自己开发 IP。“如果客户拥有开发相同功能的专业知识，那么他们购买 IP 的主要原因之一是承诺加快上市时间，”接口 IP 产品营销组总监 Arif Khan 说。节奏。“为了做到这一点，他们希望有好的解决方案能够尽可能轻松地集成和验证 IP。”

这并不像听起来那么简单。Quadric工程副总裁 Dhanendra Jani 表示：“成功设计和交付 IP 块需要从一开始就采取有目的的方法，并计划向数十个客户交付完全相同的 IP 核。” “IP 行业的核心原则是重用。这意味着一遍又一遍地重复交付相同的块，这意味着规划一个设计元素用于不同的系统架构、不同的细分市场、不同的条件。”

这就是一些公司出错的地方。“IP 业务中的一句古老格言是，'在交付 10 次之前，它不是真正的 IP，'”Quadric 首席营销官 Steve Roddy 说。“这句俗语体现了这样一个现实，即商业级 IP 的稳健验证、建模、打包、文档和设计支持远比在您自己的团队中为一个 SoC 设计中的设计块准备流片复杂得多。我们经常看到半导体初创公司的初始芯片设计失败，然后突然“转向”知识产权许可。这些公司然后努力交付和支持许可客户，因为最初失败的芯片设计从未考虑过不同的 SoC 用例、工艺技术或系统环境。

但它开始变得更加困难。“由于工程就是工程，您不能坐等 IP 成熟，”Achronix 的 Nijssen 说。“到那时你将无法以溢价销售你的产品。如果你不打算等待最新版本的 PCIe 成熟，你能做的最好的事情就是使用 PCI Gen 3 或 Gen 4。那么你的客户就不会再购买你的产品了。您必须处于最前沿并且您必须接受该 IP 中存在错误、勘误表或规范更改，或者可能存在集成问题，当您将其与其他 IP 集成时，某些内容没有得到很好的理解”

不仅仅是功能

随着 IP 块变得越来越大和越来越不透明，集成商越来越难以接受为该块执行后端任务。一个这样的例子涉及测试接口（见图 1），现在需要将其集成到系统中。

“客户期望完全集成的控制器和 PHY 子系统，支持可测试性和大批量制造测试，”Cadence 的 Khan 说。“随着 IP 复杂性和相关物理尺寸的增长，IP 用户需要能够简化集成的交付。尽管 PHY 开发和协议控制器开发传统上由不同的团队完成，但由于每个学科所需的专业知识不同，组合交付展示了所有成分同步协同工作，消除了在用户站点集成期间的错误区域。默认情况下，生产质量测试向量有望保证高效的大批量生产。”

图 1：高级集成和测试

这扩展到其他接口，例如监控和调试接口。监控可能包括保持芯片在定义参数内运行所必需的热传感器。随着行业向小芯片迁移，一些标准也必须推进。

“有一个新标准IEEE 1838搭载在1149.1上，即 TAP 接口，它是一个串行接口，”西门子 EDA的 Tessent 产品经理 Vidya Neerkundar 说。“它定义了一个 primary tap和一个secondary tap。如果你想将 die 堆叠在一起，那么secondary tap将与下一个 die 上的 primary tap 对话。”

即便是未加固的IP，也能密切参与到整个开发流程中。Guillaume Boillet 说：“NoC 配置器着眼于您需要连接什么以及您期望的性能水平，以及定义您的启动器和目标将放置在您的子系统或 SoC 中的位置的高级平面图。” ， Arteris IP产品管理和战略营销高级总监。“我们必须提升流程，以便架构能够简洁地表达需求并探索不同的替代方案。它正在扩展跨域并向后端扩展。在最新的技术节点上，你不能只希望你的拓扑会好起来。”

嵌入式 FPGA和硬化块也有类似的问题。“货架上的东西很难满足多个用户的需求，因为他们每个人可能需要不同的尺寸，因为平面图，”Nijssen 说。“或者他们可能想要更多或更少的资源，或者他们使用资源的方式不同。有许多使用模型，这将转化为电源建模。如果我以不同的频率运行它们，那么从功耗和散热的角度来看，我必须担心不同的事情。”

越来越多的设计和实施变得特定于工作负载。“我们提供了一个环境，客户可以在其中以非常简洁的格式表达来自不同发起者的流量的特征，并且连同 SystemC 模型，我们能够模拟和显示瓶颈可能在哪里，” Arteris的Boillet说。“客户可以通过他们自己的工作负载来增加它。当您开始考虑非相干 NoC 时，这一点甚至更为重要，因为期望有足够的带宽来进行通信，而且当您使用相干互连来评估缓存的正确配置时，您的维度、不同的侦听功能等。为此，您需要非常准确地了解您的工作量。”

模型是内部特征必须向外部反映的方式。Ansys产品营销总监 Marc Swinnen 表示：“模型已经存在很长时间了，但越来越多的模型是多物理场模型并解决新的物理效应问题”. “这不仅仅是时序和性能，还有热效应、功率效应、由于通过电源的低频相互作用引起的信号完整性效应、安全方面等等。信号完整性模型本质上是电磁的，特别是对于高频互连，因此如果您要与 RF 芯片和数字进行异构集成，您将需要对这些线路进行电磁建模。甚至内插器上的数字线也必须进行电磁建模，因为它们与芯片线相比非常长。虽然只有几毫米长，但它们实际上是传输线，需要这样建模。”

扩展到小芯片

IP 世界的一切都贯穿到小芯片，但还有一大堆补充。西门子的 Neerkundar 说：“就像你必须为安装在板上的不同芯片做计划一样，现在你必须为集成不同的小芯片做计划。” “今天，该行业只看到垂直整合，这意味着小芯片都是在一家公司内创建的。当一家公司拥有所有这些小芯片时，他们可以相互通信，并且他们可以找出握手机制，从而明确定义规范。将来，可以从供应商 A 购买一个小芯片，从供应商 B 购买另一个小芯片，作为集成商，他们需要有一个通用协议。有一些标准正在出现。UCIe 既讲协议，也讲测试，它集成了它们之间的互连。

一些标准正在出现。“我们需要密切关注正在出现的新协议，我们需要满足遵守新协议的需求，”Boillet 说。“无论是 CXL 还是 CHI，因为那是我们最终要呈现给 PHY 控制器和 PHY 的东西。这就是我们需要在第一级做的工作的范围。但是当你开始处理对称多处理器系统时，它会变得复杂得多，在这种系统中，期望不同的小芯片协同工作，并具有完全的一致性集成。在这种情况下，我们的 IP 需要发展，以便我们有一个概念，我们称之为分层一致性，您可以在其中配置和侦听从一个小芯片到下一个小芯片，反之亦然。当你挑战极限并想让客户做这种事情时，

但是这些标准并没有涵盖所有的需求。“UCIe 是朝这个方向迈出的第一步，因为它定义了物理接口，”Ansys 的 Swinnen 说。“还需要诸如热模型和物理模型之类的东西。它必须包括芯片功率模型 (CPM)。例如，业界熟悉的高频压降，这是由于本地开关引起的，但您也有低频压降。如果一个块或小芯片激活并消耗大量功率，然后它关闭而另一个小芯片激活，您可以在这些块之间建立共振。我们谈论的是 100 赫兹——低频共振，其中电压以慢波的形式上下波动。这不是通过高频分析捕获的，必须通过更全面地观察芯片来完成。我们可以为这些芯片中的每一个建模，

Nijssen 同意。“也许有人想要让我调查封装共振的信息。你需要有 CPM 模型，这是非常依赖于上下文的。您无法提供一种模型来包含回答问题所需的所有详细信息，因为您需要了解使用模型。您将以什么频率运行？你运行了多少个频道？”

验证挑战

IP 范式的最大障碍始终是验证。“综合验证，考虑所有可能的系统用例，是 IP 供应商的责任，”Quadric 的 Jani 说。“集成商应该只需要验证系统内 IP 的正确互连，而不是重新验证整个 IP。为此，IP 提供商应提供可在客户的 SoC 测试平台中重复使用的集成测试和断言检查器。IP 提供商还应提供一个参考测试平台，以演示 RTL 仿真中的典型使用模型。在此测试台中支持门和电源仿真可以让客户通过他们选择的工具流程、第三方库和操作条件通过物理实现快速获得 IP，从而实现快速产品化。”

IP 公司必须在验证流程中不断创新。“验证 IP 是与实际设计附属品并行开发的，”Cadence 的 Khan 说。“为了建立对设计的信心，我们增强了我们的设计流程，以在开发的前硅阶段和后硅阶段包括更新的方法。这包括更多地使用形式验证方法、仿真平台和协同仿真，以及真实世界的硅测试。我们现在开发包含整个子系统的测试芯片，并构建允许客户在流量压力下的真实情况下评估 IP 的平台，同时反复执行边界条件以确保 IP 将按预期运行。我们拥有执行这些真实世界测试的系统实验室，并且我们向客户提供我们的评估平台。”

还必须考虑测试台集成。“通常，IP 块带有自己的独立验证环境，需要将其集成到 SoC 环境中，”Mobiveil 首席执行官 Ravi Thummarukudy 说。“不同的 IP 供应商可能会使用不同的验证 IP，尽管通常使用 UVM 进行 IP 级验证，使用 Python 或 C++ 进行 SoC 级验证。将 IP 级 UVM 环境的子集移植到 C 级非常乏味。”

对于高度可配置的 IP，必须自动生成所有必要的测试平台。“我们的方法导致生成与您配置的 NoC 相对应的测试平台，”Boillet 说。“我们的生成器的输出不仅仅是 RTL。它是建模、它是验证环境、它是文档、它是软件——我们可以提供的一切，我们可以从 NoC 的配置中获得。”

但是如果IP在交付后被修改了会怎样呢？“在 RISC-V 中，几乎每个客户都想定制或扩展它，” Imperas Software的创始人兼首席执行官 Simon Davidmann 说。“如果你从 Andes、Codasip 或 SiFive 获得 IP 许可，然后更改它，你真的必须重新验证它。这就产生了一个新问题，意味着他们需要随附一个非常复杂的验证环境。你如何验证你修改的东西？可扩展性的本质改变了商业模式。验证环境必须是 IP 交付的基本组成部分。”

结论

IP 世界的成功不仅仅是拥有最好的设计。它是关于拥有易于集成和测试的最佳设计。这需要越来越多的工具和模型，并且越来越需要 IP 开发商成为一家芯片公司，即使他们从不直接在市场上销售他们的硬化 IP。

随着 IP 块变得更大、更复杂，某种程度的不透明性是不可避免的。但要做到这一点，供应商和集成商之间需要提高信任度。这将使新的知识产权公司更难建立自己的地位。

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