三大代工厂计划尽快在2nm节点实现背面供电，为更快、更高效的芯片交换、减少路由拥塞和降低多个金属层之间的噪声奠定基础。

使用这种方法的好处是显著的。通过在背面使用稍粗的、电阻较小的线路来输送电力，而不是低效的正面方式，由于电压降较小，功率损失可以减少30%。在典型的高级节点处理器中，电力线可能穿过15层或更多的互连层。这一变化还为信号释放了前端的路由资源，特别是在第一个也是最昂贵的金属层，并且减少了由于有时不可预测的、与工作负载相关的物理影响而大大增加设计复杂性的各种类型的交互。

英特尔可能是第一个采用背面供电的公司，因为它正在努力恢复其在工艺技术方面的领先地位，但三星和台积电将很快跟进。

图1:背面供电减少了电压下降和RC延迟，但需要更长的时间才能完全处理。来源:英特尔

然而，这不是一个简单的改变。背面供电(BPD)带来了一系列的工艺挑战，包括由于晶圆极度变薄和晶圆背面到正面的粘合而导致的光刻校正，后者每个芯片包含数百万纳米tsv。

尽管如此，背面供电似乎是值得的。“我们学习了很多东西，帮助我们为这一过程铺平了道路。例如，优化如何精确研磨晶圆，这样就不会损坏晶体管本身，”英特尔技术开发副总裁本·塞尔(Ben Sell)说。

Sell的团队正在使用finfet和PowerVia优化Intel 4工艺，并在去年的VLSI研讨会上展示了第一批器件。[1]该公司计划在20A节点(2nm)将PowerVia与其带状场效应晶体管(RibbonFET)结合起来。通过BPD，该设备能够实现6%的性能提升(Fmax)， 90%的电池利用率和>30%的电压下降。塞尔说:“既然两边都有布线，这确实有助于我们把标准电池排列得更近。”“就电池实际利用的面积而言，我们称之为利用率。”

图 2：晶圆背面使用 4 层互连，而正面使用 14 层，将微孔连接到接触层。资料来源：英特尔

三星也在开发背面供电，早期研究表明它将实现令人印象深刻的性能指标。[2] 该公司报告称，使用两个不同的 Arm 内核，频率提高了 3.6%，面积分别减少了 10% 和 19%。在标准单元之间使用 "电源分解 "单元进行电源和地面传输。该团队还预计标准单元块的面积将有所减少。

卓越的布线效率

理想的供电网络可在任何活动中为集成电路上的有源电路持续稳定地提供电流。从集成电路的电源引脚到电路中的晶体管，所有互连路径中的 PDN 直流电阻是最重要的参数之一。

图 3：与需要穿越 15 层或更多互连层的正面相比，背面供电传输大大缩短了凸块和晶体管之间的路径，而正面则存在高电压损耗。资料来源：应用材料公司

IR压降是高度扩展互连的瓶颈。通过使用背面供电，设计人员可以独立优化布线，在背面使用较粗的铜线传输电源和接地，在正面使用较细的铜线传输信号。设备制造商将电网从昂贵的 Metal-0 级别中移除，这需要使用 EUV 进行双重图案化甚至三重图案化。通过 BPD，该层将 metal-0 间距从 30nm 放松到 36nm。据 Sell 称，尽管吞吐量更长，但仅这一改变就超过了额外流程层的费用。拥塞的缓解还减少了 RC 延迟，因此晶体管可以在更高的频率下运行。“大部分成本效益来自于使用更简单的 EUV 流程，需要更少的工具。也许你可以通过一次光刻来完成光刻，而不是通过两三次。”

imec 研究人员于 2019 年提出的背面功率交付是实现持续逻辑扩展的关键一步。这种方法主要分为三类（见下图 4）。

图4：BPD 方案提供了与晶圆加工复杂性水平不断提高相关的不同程度的缩放优势。资料来源：应用材料公司

最简单的方法是从 CMOS FET 周围的电源轨向上连接一个深通孔，然后通过顶部触点向下连接。PowerVia 使用纳米 TSV 将背面电源网络连接到晶体管的触点层，从而实现了出色的扩展性。最后，"直接连接 "方法将背面微孔直接连接到每个晶体管的源极和漏极区域。

直接连接能实现最好的扩展，但也是三种方法中风险最大的一种。"imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 说："在制造器件之前，你要在鳍片之间放置金属。"在前端之前进行金属加工对人们来说有点可怕，但这可以让你进行接触，并有更多的空间。问题是，你需要将背面的光刻技术与正面对齐，但这个晶圆已经被粘合和减薄，因此会出现变形。"

不幸的是，在需要对齐顶部和底部晶圆上的特征的同时，顶部晶圆也会出现变形。即使在键合过程中对齐了晶圆，也需要扫描仪上的自适应光刻方案来实现校正，而校正是复杂的。并非所有的光刻都在同一方向上进行。与此同时，叠层预算也在缩减。Beyne 估计，根据不同的方案，可能会有 10 到 20 纳米的叠加工作。如果采用更直接的连接方法，这一数字将急剧下降到 3 纳米，这可能需要对键合引起的畸变进行更严格的控制。

"Beyne说："这些源极/漏极特征很小，因为CPP（接触栅极间距）只有45纳米。"因此，S/D 的着陆相当具有挑战性，必须极其精确。

微孔的长宽比（高/宽）往往在 10:1 左右。精确控制的蚀刻工艺对于新的微孔以及其他关键特征至关重要。"Lam Research 公司副总裁兼总经理 Kaihan Ashtiani 说："BPD 的所有三种方法都涉及需要蚀刻的高纵横比特征，然后用导体、绝缘体或两者填充。

晶圆减薄工艺本身也不是那么简单。硅片减薄后只剩下大约 500 纳米。Imec 正在与 Disco 的工程师合作，以提高研磨工艺的均匀性和加工速度。

CMP 也起着至关重要的作用。Lam Research 公司高级总监 David Kretz 解释说，在研磨过程之后要进行精细抛光 (CMP)，以接近最终目标厚度并完全去除研磨损伤。然后用湿法清洗或干法蚀刻去除剩余的硅。硅锗（SiGe）可作为蚀刻止动器。

"湿法硅蚀刻 "最初是为 CMOS 成像和功率器件开发的。其他应用还开发用于晶圆键合，特别是 NAND 器件--将 CMOS 阵列与存储单元键合，"Kretz 说。这种蚀刻技术目前正被应用于背面电源轨应用。

湿法面临的挑战包括成本效益、均匀性（总厚度变化，TTV）以及修复研磨步骤造成的硅损伤。"Lam 克服了这些挑战，首先使用快速蚀刻率工艺去除大块硅（成本效益），然后转用较低的蚀刻率工艺，使我们能够更好地控制最终薄膜的粗糙度，"Kretz 说。

计量在监控均匀性方面发挥着至关重要的作用。"他解释说："我们的集成厚度测量系统（ITMS）使客户能够在湿法蚀刻前测量晶片，这样我们就能根据研磨工艺产生的入料厚度变化调整工艺。"他解释说："这样就能从整体上更严格地控制最终晶圆到晶圆的厚度变化。

图 5：首先制作晶体管和电源过孔（a），然后进行多层正面金属化和介质密封（b），再与硅载体键合（c），最后进行背面电源处理。资料来源：英特尔 来源：英特尔

在英特尔简化的工艺流程中（见图 5），该工艺首先制造出鳍式场效应晶体管（finFET）或全栅极晶体管，然后蚀刻纳米硅片并填充钨或其他低电阻金属。接着，使用比正面配电网络稍大的金属 0 线制造信号互连（M0 至 M14）。接着，沉积介质（密封）密封件，然后翻转前端晶圆并将其安装在载体晶圆上。然后，对硅片进行研磨和抛光（CMP）。蚀刻挡块有助于防止晶体管本身被移除。

最具挑战性和最复杂的流程是直接接触，将金属接触到晶体管的源极和漏极。"在直接源极接触方法中，正面和背面连接的对齐是一项挑战。此外，外延触点的形成是从正面开始的，会在背面留下悬空。Ashtiani 说："由于金属填充是从背面进行的，因此悬空结构的金属化是一个额外的挑战。

Ashtiani 详细阐述了由于已建成的铜堆栈所造成的热预算限制，这使得工程师们不得不积极评估钌和钼等金属替代品。"他说："钼正在成为先进芯片制造中替代钨的一种引人注目的替代品。"Epi 背面触点是在 BEOL 工艺后制造的，因此温度上限为 400 至 450°C。在 BEOL 热预算范围内形成欧姆低电阻触点将是一个巨大的挑战。

在 Lam 的研究中，钼沉积已经显示出形成欧姆触点的能力，在保形和自下而上的触点填充方案中使用低温原子层沉积（ALD）钼。钼的其他优点还包括平均自由路径更短。因此，即使在较小的特征尺寸下，电阻率仍然较低。此外，钼对电介质没有内在扩散性，因此不需要较高电阻率的阻挡层。

另一种正在测试的金属是钌。在多项研究中，钌已被探索用作前端触点的替代触点材料，imec 公司的研究表明，与钨电源轨相比，钌在背面电源传输中可将电阻降低 40%。这两种金属的主要区别在于成本。钌前驱体比钼前驱体贵一个数量级。

调试

当所有互连都局限在晶片正面时，故障隔离和调试传统上都是通过硅背面进行的。背面金属化改变了这种分析方法。"当两面都有金属时，显然就更难了，因为突然间就有金属层挡住了去路。英特尔的塞尔说："我们必须开发出不同的技术，以确保即使穿过这些金属线，我们仍能定位缺陷并对其进行表征。该公司正在使用现有的和新颖的调试技术来进行这些分析。

与此同时，公司还利用等速扫描测试模式进行测试，以确定速度路径问题，从而确定并修复设计中限制性能的路径，使设备能够以更高的时钟频率运行。对于每个故障扫描单元，都会根据逻辑模拟值的结构分析来确定故障路径。

产量和可靠性

为确保可靠性，芯片制造商采用了与任何复杂逻辑器件相同的可靠性测试方法，包括时间相关介质击穿（TDDB）、偏置温度不稳定性（BTI）和热载流子注入（HCI）。

有趣的是，三星分析了与封装工艺相关的热机械可靠性，以确保不会出现不连续性。工程师们分析了多层金属堆叠引起的应力水平，包括背面背面供电与传统互连堆叠引起的应力。该团队利用建模对其 4nm 节点的倒装芯片封装方案进行了比较。"他们在最近的一篇文章中说："......我们选择了单个凸点（即位于芯片边缘的凸点）所受拉伸应力最大的位置，并在封装模型的热位移边界条件下检验了 BEOL 子模型。

使用背面电源的芯片在 Z 方向上产生的拉伸应力比使用背面电源的芯片大 62%，这些应力集中在 nanoTSV 正上方的第一层金属上。研究小组进行了测量，包括纳米 TSV 尺寸调整。通过使 TSV 加宽（或缩短）10%，应力得到缓解，阻力降低，同时利用环形振荡器模拟提高了速度。他们的研究表明，TSV 的尺寸和阻挡金属的厚度都会影响应力和性能。

一般来说，应力积聚是业界日益关注的问题，特别是随着越来越多地使用临时键合工艺，以便将不同的架构或材料组合在一起。"Brewer Science 公司首席技术官 Rama Puligadda 说："客户希望粘合材料能在整个过程中将器件晶片固定在载体上，而不会出现分层。布鲁尔科技公司的首席技术官 Rama Puligadda 说："因此，在一切准备就绪、真正可以剥离之前，剥离层不能释放粘合剂。但这样它就需要非常容易地脱开，可以通过机械方法或使用激光。因此，对于应力极大的晶片来说，这种平衡更具挑战性。

结论

背面供电是一种突破性的方法，它能更有效地为器件提供功率，同时还能提高最小前端互连的可制造性。工艺改进主要围绕光刻畸变校正、CMP、蚀刻、清洁和接合工艺。隔离故障变得更具挑战性。不过，这种生产更快逻辑器件的方法有望最早于明年在器件中出现。

来源：半导体芯闻

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